รายละเอียดการออกแบบ Bulldozer

รายละเอียดการออกแบบ Bulldozer
สองคู่แน่น x86"ปกติ"out - of - order
เครื่องยนต์เอเอ็มดีประมวลผลที่มีชื่อภายในโมดูล (Single - Module ==> Dual - Core, Dual - Module ==> Quad - Core, Quad - Module อื่น ๆ > Octa - Core == .. )
ระหว่าง 8MB เพื่อ 16MB แคช L3 ที่ใช้ร่วมกันระหว่างโมดูลทั้งหมดในซิลิกอนเดียวกัน
 DDR3 - 1866 และหน่วยความจำขนานอุดมศึกษา
Dual Channel DDR3 Integrated Memory Controller (การช่วยเหลือสำหรับ PC3 - 15000 (DDR3 - 1866)) สำหรับ Desktop, Quad Channel DDR3 Memory Controller แบบบูรณาการ (การสนับสนุนสำหรับ PC - 15000 (- 1866) และจดทะเบียน DDR3 DDR3) Server / Workstation (New Opteron) Multi - Threading

Cluster (CMT) เทคโนโลยี [6] Bulldozer โมดูล
ประกอบด้วยดังต่อไปนี้ แคช L2 ถึง 2048kB ภายในแต่ละโมดูล (ใช้ร่วมกันระหว่างแกนในโมดูล)
16KB 4 - way แคช L1 ข้อมูล (ทางคาดการณ์) ต่อคอร์และ 2 - way 64KB แคชการเรียนการสอนต่อแคช L1 L1 โมดูล Fruehe สำหรับ THW สองแกนทุ่มเทเต็มที่
       -- แต่ละประกอบด้วย 2 ALU และ 2 AGU ที่มีความสามารถในการรวมของค่าอิสระ 4 หรือการดำเนินงานหน่วยความจำต่อนาฬิกาต่อคอร์ -- ทำซ้ำ schedulers จํานวนเต็มและท่อบริการทุ่มเทการทำงานให้กับแต่ละฮาร์ดแวร์ของสองหัวข้อที่มีการเพิ่มประสิทธิภาพในการใช้งานแบบมัลติเธรดจํานวนเต็ม

      -- เพิ่มหลักที่สองจํานวนเต็ม Bulldozer ตายโมดูลโดยประมาณ 12% ซึ่งอยู่ในระดับชิปจะเพิ่มประมาณ 5% ของพื้นที่ทั้งหมด
  สมมาตรสอง 128 - bit FMAC (ผสมคูณ - เพิ่มความสามารถ (FMA)) Floating งานวางท่อจุดต่อโมดูลที่สามารถรวมเป็นหนึ่งหน่วยขนาดใหญ่กว้าง 256 บิตหากหนึ่งในแกนจํานวนเต็มและการส่งคำสั่ง AVX สอง x87/MMX/SSE สมมาตรสามารถ FPPs สำหรับย้อนกลับเข้ากันได้กับซอฟแวร์ที่ไม่เหมาะสม SSE2 ขั้นตอนการดำเนินการ 32nm SOI กับ GF รุ่นแรกของ High - K Metal Gate (HKMG)

         การสนับสนุนของอินเทลในอนาคตส่วนขยายขั้นสูง Vector (AVX) ชุดการเรียนการสอนซึ่งสามารถรองรับ 256 - bit การดำเนินงานจุดลอยและ SSE4.1, SSE4.2, AES, CLMUL รวมทั้งการเรียนการสอน 128 - bit ในอนาคตชุดที่เสนอโดยเอเอ็มดี (XOP, FMA4 และ CVT16) [10] ซึ่งมีการทำงานเหมือนกับการเรียนการสอน SSE5 ชุดเดิมที่เสนอโดยเอเอ็มดี
แต่มีความเข้ากันได้กับ AVX รหัสโครงการ Hyper หมุนรอบเทคโนโลยีการขนส่ง 3.1 (3.20 GHz, 6.4 GT / s, 51.6 GB / s, downlink uplink/16-bit 16 - bit)
          [ดำเนินการครั้งแรกในการแก้ไข HY - D1"Magny - Cours"บนซ็อกเก็ตแพลตฟอร์ม G34 Opteron มีนาคม 2010 และ"ลิสบอน "] บนแพลตฟอร์มซ็อกเก็ต C32 Opteron ในมิถุนายน 2010 Socket AM3 + (AM3r2) -- 938pin, สนับสนุน DDR3 (?) -- จะเก็บเฉพาะก่อนหน้านี้ย้อนกลับเข้ากันได้กับโปรเซสเซอร์ Socket AM3/AM2 ("+ ซ็อกเก็ต AM3

       ใหม่สำหรับรุ่นสำหรับผู้บริโภคของ Bulldozer ซีพียู AM3 โปรเซสเซอร์จะทำงานในซ็อกเก็ต + AM3 แต่ชิป Bulldozer จะไม่ทำงานในไม่มาเธอร์บอร์ด AM3 +.") สำหรับเซิร์ฟเวอร์ส่วน Socket G34 (LGA1974) จะถูกใช้ Min - Max การใช้อำนาจ -- 10-100 วัตต์ Module Bulldozer Bulldozer โมดูลระดับร่วมกัน

ฟัง

อ่านออกเสียง

พจนานุกรม - ดูพจนานุกรมโดยละเอียด

Bulldozer Design Breakdown
Two tightly coupled, "conventional" x86 out-of-order processing engines which AMD internally named module
(Single-Module ==> Dual-Core, Dual-Module ==> Quad-Core, Quad-Module ==> Octa-Core etc...)
Between 8MB to 16MB of L3 cache shared among all Modules on the same silicon die
DDR3-1866 and Higher Memory Level Parallelism
Dual Channel DDR3 Integrated Memory Controller (Support for PC3-15000 (DDR3-1866)) for Desktop, Quad Channel DDR3 Integrated Memory Controller (support for PC-15000 (DDR3-1866) and Registered DDR3) for Server/Workstation (New Opteron)
Cluster Multi-threading (CMT) Technology [6]
Bulldozer module [7] [8] consists of the following:
up to 2048kB L2 cache inside each module (shared between the cores in a module)
16kB 4-way L1 data cache (way-predicted) per core and 2-way 64kB L1 instruction cache per module L1 cache, Fruehe for THW
Two dedicated integer cores
- each consist of 2 ALU and 2 AGU which are capable for total of 4 independent arithmetic or memory operations per clock per core
- duplicating integer schedulers and execution pipelines offers dedicated hardware to each of two threads which significantly increase performance in multithreaded integer applications
- second integer core increases Bulldozer module die by around 12%, which at chip level adds about 5% of total die space[9]
Two symmetrical 128-bit FMAC (fused multiply-add (FMA) capability) Floating Point Pipelines per module that can be unified into one large 256-bit wide unit if one of integer cores dispatch AVX instruction and two symmetrical x87/MMX/SSE capable FPPs for backward compatibility with SSE2 non-optimized software
32nm SOI process with implemented first generation GF's High-K Metal Gate (HKMG)
Support for Intel's future Advanced Vector Extensions (AVX) instruction set, which supports 256-Bit floating point operations, and SSE4.1, SSE4.2, AES, CLMUL, as well as future 128-bit instruction sets proposed by AMD (XOP, FMA4 and CVT16) [10], which have the same functionality as the SSE5 instruction set formerly proposed by AMD, but with compatibility to the AVX coding scheme.
Hyper Transport Technology rev. 3.1 (3.20 GHz, 6.4 GT/s, 51.6 GB/s, 16-bit uplink/16-bit downlink) [first implemented into HY-D1 revision "Magny-Cours" on the socket G34 Opteron platform in March 2010 and "Lisbon" on the socket C32 Opteron platform in June 2010]
Socket AM3+ (AM3r2)
- 938pin(?), DDR3 support
- will retain only backwards compatiblity with previous Socket AM3/AM2 processors ("new AM3+ socket for consumer versions of Bulldozer CPUs. AM3 processors will work in the AM3+ socket, but Bulldozer chips will not work in non-AM3+ motherboards"). For the server segment Socket G34 (LGA1974) will be used.
Min-Max Power Usage - 10-100 watts
Bulldozer Module sharing levels Bulldozer module